Podobnie jak firmy EDA, IP i SoC, tegoroczny DAC został wyróżniony przez liczbę podmiotów branżowych, które promowały swoją konkretną markę technologii i ustanawiały standardy, które powinna stosować branża.

Accellera organizacja promująca standardy projektowania, modelowania i weryfikacji na poziomie systemu została powiązana z kilkoma wiodącymi firmami w branży, z ogłoszeniami dotyczącymi standardów EDA i IP.

Misją Accellera jest zapewnienie języka platformy w celu poprawy projektowania i weryfikacji oraz wydajności produktów elektronicznych, powiedział Lu Dai, starszy dyrektor ds. Inżynierii w Qualcomm i Accellera, po ogłoszeniu testu Portable Test and Stimulus Standard (PSS) 1.0, który został zatwierdzony przez organizację.

Specyfikacja - dostępna do bezpłatnego pobrania - umożliwia użytkownikowi jednoznaczne określenie intencji i zachowań weryfikacyjnych i korzystanie z nich w wielu implementacjach i platformach.

Nowy standard jest dostępny natychmiast pobieranie za darmo.

Pojedyncza reprezentacja scenariuszy stymulacyjnych i testowych dla testów SoC i metryki pokrycia dla weryfikacji sprzętu i oprogramowania może być używana przez wielu użytkowników na różnych poziomach integracji iw różnych konfiguracjach do generowania symulacji, emulacji, prototypowania FPGA i implementacji post-krzemowych.

Dai uważa, że ​​standard będzie miał "głęboki wpływ" na branżę, ponieważ przenosi uwagę z weryfikacji na poziomie systemu i zwiększa produktywność projektantów dzięki możliwości zastosowania jednej specyfikacji testu, która jest przenośna na wielu platformach do projektowania i weryfikacji.

Standard definiuje język specyficzny dla domeny i towarzyszące semantycznie równoważne deklaracje klasy C ++ i tworzy pojedynczą reprezentację bodźca i scenariuszy testowych opartych na obiektowych językach programowania, językach weryfikacji sprzętu i językach modelowania behawioralnego. Wynik może być wykorzystany przez cały zespół projektowy, od weryfikacji, testów i dyscyplin projektowych, a także w różnych konfiguracjach i wybrać najlepsze narzędzia od różnych dostawców do wymagań weryfikacji. Standard wykorzystuje natywne konstrukcje do przepływu danych, współbieżności i synchronizacji, wymagań dotyczących zasobów oraz stanów i przejść.

W DAC, Rytm ogłosił, że to Weryfikator systemu Perspec narzędzie do projektowania obsługuje standard Portable Test and Stimulus. Część Weryfikator zestaw narzędzi, automatyzuje zamykanie pokrowców SoC w samochodach, urządzeniach mobilnych i serwerach oraz twierdzi, że dziesięciokrotnie zwiększa produktywność testową na poziomie systemu.

Perspec System Verifier zapewnia abstrakcyjne podejście oparte na modelu do definiowania przypadków użycia SoC z modelu PSS i wykorzystuje diagramy aktywności UML (Unified Modeling Language) do wizualizacji wygenerowanych testów.

Testy Perspec System Verifier są zoptymalizowane dla każdego narzędzia w pakiecie weryfikacyjnym, w tym Cadence Xcelium Parallel Logic Simulation, Palladium Z1 Enterprise Emulation Platform i prototypowej platformy prototypowej S1 FPGA. Narzędzie integruje się również z firmową platformą vManager Metric-Driven Signoff, aby wesprzeć nowy obszar zastosowań w PSS. Generuje testy, które mogą korzystać z weryfikacji IP (VIP), dzięki czemu treść weryfikacji może zostać ponownie wykorzystana za pomocą metodologii PSS, aby przyspieszyć weryfikację SoC.

Inną firmą wspierającą PSS jest Mentor. Firma, która wkrótce wprowadzi na rynek narzędzie Questa inFact, będzie obsługiwać standard. (Firma przekazała swoją technologię Questa inFact organizacji w 2014 r. I jest podstawą standardu, twierdzi firma).

Uważa, że ​​PSS zwiększy przyjęcie Przenośny bodziec do szerszego, głównego zastosowania i pomoc inżynierom IC efektywnie współpracuje przy projektowaniu produktów na nowe i wschodzące rynki, takich jak sztuczna inteligencja (AI), komunikacja bezprzewodowa 5G i autonomiczna jazda.

Questa inFact wykorzystuje techniki uczenia maszynowego i techniki eksploracji danych, aby zwiększyć wydajność nawet o 40, twierdzi Mentor, oraz na wielu etapach rozwoju IC. Projektanci mogą dokończyć analizę wydajności i mocy na poziomie IC, inżynierowie odpowiedzialni za weryfikację mogą osiągnąć wyższy poziom zasięgu w krótszym czasie, podczas gdy inżynierowie ds. Walidacji mogą w pełni zintegrować sprzęt i oprogramowanie, a inżynierowie testowi mogą analizować i optymalizować środowiska testowe regresji, wyjaśnił Mark Olen, kierownik ds. marketingu produktów, dział Mentor IC Verification Solutions.

Firma udoskonala narzędzie do dostosowywania się do PSS w miarę jego ewolucji i dodało technologię uczenia maszynowego do swojej opartej na wykresie technologii Questa inFact, aby umożliwić kierowanie scenariuszy jeszcze niezweryfikowanych. Przyspiesza to realizację celów dotyczących zasięgu na poziomie bloku IP i zwiększa przydatność testowania gołego metalu na poziomie IC. Narzędzie uczy się z każdego kolejnego scenariusza podczas symulacji lub emulacji.

Zastosowanie technologii Data Mining rozszerza zastosowanie przenośnego bodźca poza weryfikację. Umożliwia to narzędziu zbieranie i korelowanie aktywności na poziomie transakcji w celu scharakteryzowania parametrów wydajności projektowania układów scalonych, takich jak efektywność rutowania tkaniny i przepustowość, opóźnienie na poziomie systemu, spójność pamięci podręcznej, efektywność arbitrażu, wykonanie poza kolejnością i wydajność opcode. Może również analizować i optymalizować środowiska testowe regresji, aby uniknąć potrzeby symulacji i cykli emulacji.

Za pomocą tego narzędzia można wygenerować scenariusze testowe UVM SystemVerilog dla pokrycia funkcjonalnego na poziomie bloku IP za pomocą symulatora Questa, a następnie ponownie wykorzystać scenariusze testowe do wygenerowania testów C / C ++ do generowania ruchu na poziomie IC weryfikacja za pomocą emulatora Veloce firmy . Może być również wykorzystany do wygenerowania kodu zespołu na poziomie systemu w celu weryfikacji zestawu instrukcji i scenariuszy C / C ++ do eksploracji architektonicznej za pomocą wirtualnego systemu prototypowania Vista. W połączeniu z zestawem narzędzi Moutor's Catapult High-Level Synthesis może generować scenariusze C / C ++, a następnie testy RTL, syntezę behawioralną.